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écrit par Etienne Henri 11 janvier 2022

[Pour la microélectronique, la finesse de gravure est une course sans fin… Il faut dire qu’augmenter le nombre de transistors sur une surface donnée est la clé de la performance. Mais, malgré les progrès formidables de ces dernières années, une épée de Damoclès pèse sur tous les acteurs du semi-conducteur : le mur quantique. Nul ne sait aujourd’hui où se trouve exactement cette barrière infranchissable. Peu importe (pour le moment), IBM et Samsung s’apprêtent à offrir au secteur un bond technologique plus qu’appréciable…]

Depuis les débuts de la microélectronique, les progrès des processeurs et des mémoires sont intrinsèquement liés à ceux de la finesse de gravure maîtrisée par les fondeurs de puces. Il n’y a pas d’autre alternative à la multiplication du nombre de transistors. Et ce, qu’il s’agisse de calculer plus vite, d’effectuer des opérations plus complexes (traitement parallèle, intelligence artificielle, simulations 3D) ou de stocker plus de données dans un même espace.

Augmenter le nombre de transistors sur une surface donnée est la clé de l’amélioration des performances

Bref, ces briques élémentaires de l’électronique sont la base de toutes les puces. Augmenter leur nombre sur une surface donnée est donc la clé de l’amélioration des performances. C’est pour cette raison que les fabricants sont dans une course sans fin vers le « toujours plus petit ».

Mais, malgré les progrès formidables de ces dernières années, une épée de Damoclès pèse sur tous les acteurs du semi-conducteur : le mur quantique, la finesse en-dessous de laquelle il ne sera pas possible de graver sans que les semi-conducteurs ne perdent leurs propriétés.

Nul ne sait aujourd’hui où se trouve exactement cette barrière infranchissable. Certains la voyaient aux alentours des 50 nm (cinquante millionièmes de mètre). Mais, les transistors de dernière génération fonctionnent parfaitement avec des finesses de 5 nm… Sera-t-elle à 3 nm ? A 1 nm ? Finesse qui représente l’ordre de grandeur minimal d’un transistor qui est, par nature, constitué de plusieurs atomes dont la taille n’est pas discutable…

Où que se situe ce plafond de verre, deux fondeurs ont déjà une piste pour offrir à l’industrie du semi-conducteur un bond technologique supplémentaire. Lors de l’IEDM, conférence internationale du semi-conducteur, IBM et Samsung viennent d’annoncer un partenariat pour développer une méthode qui permettra d’augmenter, à finesse égale, la densité de transistors dans les puces. A la clé : une possible multiplication de 660 % des performances…

Comment augmenter la densité à finesse constante ? 

Actuellement, la plupart des transistors gravés sont basés sur l’architecture FET (field-effect transistor, transistors à effet de champ), imprimée dans le plan des galettes de silicium. Confrontés à la stagnation de la densité de transistors dans les années 2000, les fondeurs, Intel en tête, innovèrent et commencèrent à envisager de fabriquer des transistors non plus planaires (comme s’ils étaient dessinés sur une feuille de papier) mais en volume.

Dans les années 2010, l’architecture finFET (dite « à ailettes ») a apporté cette première notion de volume aux transistors en imprimant ces derniers sur une grille dans laquelle les différents éléments se chevauchent.

Vue microscopique de transistors finFET, premier pas vers des transistors en 3D
(photo : TechInsights/eeNews)

Le pari d’IBM et Samsung est de fabriquer des transistors totalement verticaux

Ce tour de passe-passe a permis à l’industrie d’augmenter significativement la densité des puces électroniques à finesse de gravure égale.

C’est grâce aux finFET que nous avons aujourd’hui des smartphones et ordinateurs aussi performants, autonomes et dotés de mémoires si peu chères et si rapides.

Intel a utilisé cette architecture pour la première fois en 2011 dans ses Core, et les puces d’appareils mobiles l’utilisent aujourd’hui quasi-systématiquement. (Le fondeur TSMC prévoit d’ailleurs de continuer à utiliser le finFET dans sa prochaine génération de gravure en 3 nm tant les résultats de cette architecture sont bons.)

Pour faire le parallèle avec un secteur d’activité qui manipule des dimensions qui nous sont plus familières, le finFET était aux transistors de la génération précédente ce que les maisons mitoyennes sont aux maisons individuelles : un bon moyen d’augmenter la densité avec une technique de construction et des matériaux identiques.

Pour aller encore plus loin, IBM et Samsung prévoient de passer à l’étape suivante en passant de la maison… à l’immeuble.

Vers des transistors verticaux

Le pari d’IBM et Samsung est de fabriquer des transistors totalement verticaux. Plutôt que des transistors planaires des années 1980-2010 ou des transistors finFET des années 2010-2020, les nouveaux transistors seraient dessinés tout en hauteur.

Maximiser l’utilisation de la dimension verticale permettra de relâcher les contraintes horizontales. Il sera ainsi possible, à empreinte au sol égale, de laisser plus de place pour les « pattes » des transistors et de laisser des espaces vides entre ceux-ci – les deux sujets les plus préoccupants à l’approche du mur quantique.

Schéma d’un transistor VTFET, dont la surface occupée est minimisée (crédit : IBM)

Tels les occupants d’un gratte-ciel qui peuvent se déplacer d’étage en étage en ascenseur pour travailler, se restaurer et se divertir plutôt que d’avoir à prendre leur voiture, les électrons d’un transistor VTFET bénéficient de trajets réduits. Plus besoin de se déplacer « à l’horizontale ». La circulation du courant électrique dans le transistor est verticale. La simplification du trajet du courant permet d’augmenter la quantité d’énergie dans le transistor sans créer d’échauffement parasite.

Résultat des courses : non seulement le transistor VTFET prend moins de place, mais il peut être plus rapide ou plus économe en énergie toutes choses égales par ailleurs.

Un gros coup de boost à venir pour la microélectronique

Vous l’avez compris, la future architecture VTFET représente une réorganisation de la structure des transistors. Il ne s’agit pas simplement de créer de nouvelles briques élémentaires similaires en tous points – à part la taille – à celles de la génération précédente mais de revoir leur structure en profondeur.

La dernière augmentation d’un facteur 6 des performances des processeurs a pris près de dix ans…

Bien sûr, il s’agira d’un fusil à un coup. Le VTFET ne promet pas des décennies de progrès. Par contre, quand il sera adopté, il offrira un bond immédiat en termes de performances. Il ne remet pas en question la notion de mur quantique mais il permet, à finesse de gravure donnée, d’envisager de produire des puces bien plus efficaces.

Pour le monde de la microélectronique, l’annonce d’IBM et Samsung fait l’effet d’une bouffée d’air frais. Selon les deux fondeurs, passer du finFET au VTFET permettrait de réduire la consommation électrique d’une puce de 85 %. Et ce, à performances égales ! Ainsi, nos smartphones pourraient voir leur autonomie multipliée par 6,5. Pour les usages plus gourmands en puissance de calcul, les processeurs pourraient, à consommation identique, démultiplier d’autant leur capacité de traitement.

Un tel bond de performances ferait des miracles pour l’électronique embarquée et dans les data centers, qui sont toujours à la recherche du meilleur rapport puissance watt.

A l’heure où la loi de Moore est de plus en plus difficile à suivre pour les fabricants de puces, le saut technologique du VTFET permet d’espérer des progrès sans précédent. Il relève presque du miracle : la dernière augmentation d’un facteur 6 des performances des processeurs a pris près de dix ans… Cette fois-ci, elle pourrait avoir lieu sur une seule génération de puces.

Une bien belle revanche pour le concept de transistors verticaux qui avait été utilisé pour la première fois dans les années 1970 par Sony et Yamaha, avant de sombrer dans l’oubli.